台积电A14工艺突破SRAM微缩八年停滞：存储单元面积降至0.017平方微米以下
作为全球规模最大、工艺最先进的半导体制造商，台积电在SRAM微缩方面的进展已停滞多年。自2020年N5（5纳米）工艺量产以来，其高密度6T SRAM存储单元的面积一直停留在约0.021平方微米，之后的N3、N2节点虽然在逻辑晶体管上持续迭代，存储单元尺寸却几乎原地踏步。这一局面有望随着A14节点的到来被打破：台积电计划在2028年量产的A14工艺上，将高密度6T SRAM位单元面积缩小至0.017平方微米以下，降幅超过19%。
回顾台积电高密度6T SRAM位单元面积的演进轨迹：16nm时代约为0.074平方微米，10nm缩小至约0.042，7nm进一步降至约0.027，N5（5nm）达到约0.021平方微米。然而自2020年N5量产之后，这一数字在N3（2022—2024）和N2（2025—2026）时代再未明显变动，形成了一条长达约八年的"水平线"。
SRAM微缩之所以掉队，与其物理特性有关。6T SRAM单元用六个晶体管存储一个比特，必须在更小的尺寸下维持足够的读写稳定性与可靠性，工艺更先进并不必然意味着存储单元能同比缩小。其后果是，缓存日益占据先进芯片的更大面积比例，芯片成本与尺寸压力持续上升。
单元面积缩减超19%
根据台积电提交给2026年12月IEDM（国际电子器件会议）的论文摘要，A14 NanoFlex Pro平台将 featured "全球最小SRAM"，单元尺寸小于0.017平方微米，并通过尺寸微缩规则实现迄今最高的SRAM宏密度。
以0.021到不足0.017计算，单元面积缩减略超19%，理论上单位面积可容纳的单元数量增加逾23.5%。不过需要注意，单元面积的缩小并不等同于完整存储器密度的同比提升——SRAM宏中还包含译码器、读出放大器等外围电路，实际密度增益取决于这些辅助电路的缩减程度。此前有报道称，按目前披露的数据，A14的SRAM单元面积有望领先英特尔18A工艺（其公布的高密度SRAM单元面积为0.021平方微米）；三星尚未公开最新工艺的SRAM单元尺寸，暂无法直接比较。
试产推进中，2027年预生产、2028年量产
除SRAM外，A14是台积电继N2之后的第二代GAA纳米片晶体管工艺，并搭载NanoFlex Pro标准单元架构。台积电官方给出的目标是：与N2相比，在同等功耗下速度提升10%至15%，或在同等速度下功耗降低25%至30%，芯片密度提升约20%。
进度方面，台积电在2026年7月的财报电话会上披露，其内部"类产品"验证载具已展现出接近90%的器件性能，256Mb SRAM良率接近90%，客户流片活动已经启动且进度早于原计划。
目前台积电正在进行试产，以评估节点可行性并让客户检验自身设计的实际表现。官方时间表为2027年开始预生产（风险试产），2028年进入大批量生产，IEDM摘要亦确认A14"正按计划推进2028年量产"。
有市场消息称，鉴于早期进展顺利，时间表存在提前数个月的可能，但据富途社区援引的消息，台积电尚未正式确认这一加速时间表。另据cnBeta报道，A14将率先在台积电位于台湾的总部厂区导入量产。此外，台积电预计将在今年年末公布相关研究成果。
片上缓存能否缓解AI数据瓶颈？
SRAM是CPU、GPU及AI加速芯片内部高速缓存的关键组件。单元缩小后，同等芯片面积可容纳更多缓存，有助于缓解AI芯片的数据访问瓶颈，并改善性能与能效；对AI加速器而言，更大的片上存储还可能减少对外部HBM的访问频次。当然，更大的缓存并不自动等于更高性能，实际收益仍取决于延迟、带宽与访问模式，且256Mb实验结构的良率不等于完整芯片的良率。最终成果如何，仍待良率、成本与客户采用情况的验证。
